【學長姊帶路】瑞昱/義隆/台聯科 數位IC設計工程師面試分享

原標《非本科系數位IC設計面試分享》

文／G-Class我愛你

大家好，小弟我是混血清大光電所畢業的，由於前陣子找工作時受惠於許多前輩們的面試心得，讓我可以順利地找到理想的工作，所以想遵循前輩的腳步把我自己的面試心得分享給大家，希望可以幫到需要的人。

先說我的背景，因為自己是非本科所以大學跟研究所期間沒修過數位相關的課程，我前一份工作在晶圓廠上班，數位的部分主要是利用下班時間自學，大概自學了半年後開始找工作，主要都是找DE。

自學的部份主要就是利用交大OCW上課，然後自己買一片FPGA版跟著一個YouTuber(天璇)學Verilog，然後看前輩的面試心得，把有被問到的問題全部搞懂，細節的部份歡迎跟我一樣非本科想轉職的人來私訊，本科的問題我可能太菜無法回答，但如果問了我還是會盡力回答><

以下是面試的心得：

公司：瑞昱

職缺：車用switch數位IC設計

一面： 先說一面我的主管人真的超好，一開始可能看我很緊張就先跟我聊天放鬆我心情，後來專業問題的部份，第一題問CDC如何處理，第二題則是給了一張波形圖，要我用Verilog呈現圖中的波形，回答結束後就讓我問問題，主管有提到工時平均為10小時。然後主管有給我他的信箱，說可以把第二題寫好的code做波形模擬，然後寄結果給他，我弄一弄隔天就寄了，主管也很快回覆，還跟我討論code哪裡可以優化，總之是個很棒的主管。

二面： 二面主管開頭就直接給波形圖然後讓我寫Verilog，寫完之後就讓我問問題，整個過程大概25分鐘，可能知道我是非本科所以沒啥興趣，但態度沒有不好，很感謝一面主管的推薦讓我有二面的機會。

結果：一面主管主動告知不錄取 插曲：這邊講一個瑞昱很扯的地方，就是他們人資真的很愛做業績，他們有一次寄給我驗證相關職缺的面試，我回覆說目前比較想找DE相關的工作所以不考慮驗證，隔五分鐘馬上寄DE的面試通知，結果面試當天我視訊一打開，面試我的是驗證部門的工程師，面試過程還一直說我比較適合驗證之類的話，超無言整個面試我都敷衍應付，只想趕快結束，第一次遇到這樣子騙人去面試的，之後應該不會面瑞昱任何職缺了，有夠瞎。

公司：義隆

職缺：數位IC設計工程師

一面： 先考一份專業測驗，前面是選擇題後面的簡答題，主要是一些簡單的計結題目跟數位相關的知識，有考非同步reset在verilog怎麼寫、counter、一些簡單的數學題，整體難度偏低，低到我這個非本科都覺得沒難度了。

再來主管面試主要就是邊介紹工作內容邊問一些專業問題，如Low power、CDC、setup/hold time、IC design flow、同步跟非同步電路、blocking/non-blocking，都是一些常見的問題。最後一樣是我問問題，問完結束。

結果： 一面完三天後主管打給我說會幫我安排二面，對我一面的表現表示肯定，還跟我講二面主管面人的重點，結果過沒幾天還沒二面直接寄感謝函…，當下真的心態炸裂，一面主管沒打那通電話都沒事，電話都答應我要二面了結果寄感謝函我真的超級無言

公司：台聯科

職缺：數位IC設計工程師

電話一面： 主要了解為什麼會想要找這個職缺、論文內容、人格特質、然後問一些基本的數位相關問題，過程大概30分鐘。

二面： 直接到他們公司，一開始先做測驗，內容包括如何滿足setup/hold time、FIFO、用verilog寫FSM、依照題目畫出FSM圖、給一張compiler的操作指南，讀完之後會問上面的問題。 寫完之後是一個主管兩個工程師同時面試，一開始先檢討考卷跟問指南上的問題，然後聊一下求職原因跟人格特質，最後給我問問題。整個過程算無壓力因為他們三位人都非常好，整體面試難度算中等。主管有提到不會加班，待遇還不錯。

結果：等待中

小弟後來去一家三線的design house當DE，主要因為目前只有拿到那間offer哈哈，這邊就不放這間公司的面試心得了，想低調一點。

心得：

沒搭到大徵才的車實在有點可惜，但後來想想先去小公司練功好像也是不錯的選擇，總之付出的努力有得到代價對我來說就是最好的結果了！ 自學的過程蠻辛苦的而且要很自律，下班之後還要花2-3個小時自學，有時候不懂都要想半天才想通，看著朋友LOL上線還要克制住自己想玩的心，而且因為是非本科所以很多公司連面試機會都沒有，心態真的要夠強才扛得住，不然很容易懷疑人生，最後祝福跟我一樣想轉職的人能順利成功！

本文由 DCARD 網友 授權轉載， 原文《非本科系數位IC設計面試分享》

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